15 IP核设计（PLL）编号：00000074
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本项目介绍PLL IP核的使用过程及功能原理。通常一个FPGA系统中会包含有多个不同的时钟，而有部分时钟是由同一个时钟源产生的，这些时钟我们就需要用到PLL来进行产生。用PLL产生的时钟稳定、信号质量好，并且得到了较好的优化。下面通过一个PLL配置的步骤来描述PLL IP核的接口定义及功能：假定设计者已经新建了一个工程，然后需要配置一个PLL，该PLL的输入时钟为FPGA外部的25MHz晶振，希望得到一个50MHz（输入时钟的2倍频）的系统时钟供FPGA内部使用。该PLL的输入输出接口及功能描述如下表1所示：
这里面配置的PLL IP核有一个输入时钟inclk0，例化的时候接入系统时钟clk；一个复位信号areset，例化时接入系统的复位信号rst_n。这里需要注意的是，系统复位信号rst_n是低电平有效，而PLL复位信号是高电平有效；一个输出时钟c0，也就是想要得到的时钟信号；一个locked信号，用来指示PLL处理后的时钟是否稳定输出，高电平有效。当然，若是需要两个或三个不同的时钟，可以在IP核的生成过程中加入更多的输出时钟信号，从而达到设计的要求。PLL IP核的生成步骤在下面的文档里有详细的介绍。具体的PLL IP核设计说明见以下文档。
以下是本工程代码
以下是本工程的相关文档
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常见问题列举：1、问：锁相环（pll）是FPGA内部就有的吗？还是靠Verilog语言实现的数字电路？
答：pll是模拟电路，是内嵌到FPGA里面的，所以不是数字电路搭建的。 问：锁相环（pll）是FPGA内部就有的吗？还是靠Verilog语言实现的数字电路？
答：pll是模拟电路，是内嵌到FPGA里面的，所以不是数字电路搭建的。
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