【教程】数电基础与Verilog设计
一、 概述二、基本概念
2.2硬件电路
2.2 数制2.2.1 进制转换表
十进制二进制十六进制
000000
100011
200102
300113
401004
501015
601106
701117
810008
910019
101010A
111011B
121100C
131101D
141110E
151111F
2.3 编码
编码顺序二进制格雷码One-Hot
0000000000000_0000_0000_0000
1000100010000_0000_0000_0010
2001000110000_0000_0000_0100
3001100100000_0000_0000_1000
4010001100000_0000_0001_0000
5010101110000_0000_0010_0000
6011001010000_0000_0100_0000
7011101000000_0000_1000_0000
8100011000000_0001_0000_0000
9100111010000_0010_0000_0000
10101011110000_0100_0000_0000
11101111100000_1000_0000_0000
12110010100001_0000_0000_0000
13110110110010_0000_0000_0000
14111010010100_0000_0000_0000
15111110001000_0000_0000_0000
2.4 逻辑代数基础2.4.1 布尔代数
条目说明
发明者George Boole乔治·布尔，英国数学家，1847年创立；
内容仅用数值“0”和“1”实现逻辑的数学化；
逻辑指事物的因果之间所应遵循的规律
应用于数电Claude Shannoe克劳迪·香农，美国科学家，1938年用于数电；
意义个人看法:把事物逻辑规律，用数学准确描述，这样交给计算处理，又快又好。
2.4.2 基本逻辑运算
2.4.3 基本逻辑表达
2.4.4 逻辑函数
条目说明
定义把“与”、“或”、“非”这三种基本逻辑运算组合为逻辑表达式，表达式的运算结果赋于另一个变量，比如F，这个公式叫逻辑函数；
例： F = A & B | C；可以抽象为： F = f（A，B，C）；
逻辑函数和逻辑电路是相互对应的；
基本定律运算规律：1>>逻辑代数公理；2>>逻辑代数基本定律；3>>逻辑代数基本定理；
化简方法1>>基本定律；2>>卡诺图等；3>>Q-M化简法；
2.5 电路分类
条目说明
信号类型模拟电路
数字电路
功能类型数据处理电路
控制电路
时序特性组合逻辑电路
时序逻辑电路
硬件类型晶体管->门级->模块级->系统级
2.6 建模2.6.1 建模概述
2.6.2 Verilog逻辑设计
条目逻辑描述Verilog描述
分类真值表1-真值表建模；
电路原理图2-结构化建模；
1>>布尔表达式；2>>电平触发器；3>>边沿触发器；3-行为级建模： 1>>基于布尔方程； 2>>基于电平触发器建模；3>>基于边沿触发器建模；
RTL级（Register Transfer Level）寄存器传输级；
算法级建模：与硬件无关；
三、 组合逻辑电路
3.1 三态门3.1.1 工作原理
3.1.2 行为建模
3.2 编码器
3.2.1 工作原理
3.2.2 行为建模
3.3 译码器3.3.1 工作原理
3.2.2 行为建模
3.4 数据选择器3.4.1 工作原理
3.4.2 行为建模1
3.4.3 行为建模2
3.4.3 真值表建模
3.5 数值比较器3.5.1 工作原理
3.5.2 行为建模1
3.5.2 行为建模2
四、 时序逻辑电路4.1 概述
时序逻辑电路概述
问题：在各种复杂的数字电路中，不但需要对二进制信号进行算术运算和逻辑运算，还需要将这些信号的运算结果保存起来。
解决：触发器（Filp-Flop）：能够存储1位二值信号的基本逻辑单元电路统称；
触发器种类： 1-电平触发； 2-脉冲触发；3-边沿触发；注意：电平触发器（既电平锁存器），例如在FPGA设计中锁存器指的就是电平锁存器（Latch）；
4.2 D型锁存器4.2.1 工作原理
4.2.2 行为建模
4.2.3 避免锁存器
4.3 D型触发器4.3.1 工作原理4.3.2 复位/置位D型触器 4.3.3 行为建模
4.4 寄存器4.4.1 工作原理4.4.2 行为建模
4.5 移位寄存器4.5.1 工作原理4.5.2 行为建模
4.6 计数器4.6.1 工作原理
4.6.2 行为建模
4.6.3 时序分析
4.7 状态机4.6.1 概述
定义时序电路（sequential circuit）：电路的输出同时依赖于电路之前的状态和当前输入值；有限状态机（Finite state Machines）： 时序电路的别称，简称状态机，因为时序电路的功能行为可以用有限个状态来表示；
描述方法1-状态表（state table）;2-状态图（State Machine Chart）;3-时序图（Timing Diagram）；4-算法状态机流程图（Algorithmic State Machine,ASM）;5-顺序功能图（SequentialFunction Chart，SFC）； //PLC编程中使用
应用序列检测器（sequence detector）；流程控制；
4.6.2 SFC
4.6.3 状态机描述
4.6.4 状态机实现
4.6.5 状态机图示
五、 算术运算电路
5.1 加法器5.1.1 半加器工作原理
5.1.2 半加器行为建模
5.1.3 1位全加器工作原理
5.1.5 1位全加器行为建模
5.1.6 1位全加器行图示
5.2 减法器5.2.1 原码
条目原码
无符号整数只可能是正数的数；0,1,2，…
有符号整数可能为正数又可能为负数的数；-3，-2，-1,0，+1，+2，+3；
实数带有小数点的数；
原码表示法数字逻辑电路输出高电平表示二进制1，输出低电平表示二进制0；
表示有符号正整数：将二进制数的最高有效位置‘0’，0001代表+1;表示有符号正整数：将二进制数的最高有效位置‘1’，1001代表-1;
原码缺点计算 -5 – 8 =？step1：（-5），（-8）求绝对值，为5,8；step2: 8-5=3;step3: 以绝对值大的一个数的符号作为差值符号为：-3；实际电路需要：比较器，减法器；补码解决了这个问题
5.2.1 补码
六、 参考
条目内容
书籍《数字电子技术基础》，第6版，高等教育出版社,阎石；
《Verilog HDL高级数字设计》 第2版,电子工业出版社,Michael D.cletti;
《数字逻辑基础与Verilog设计》第3版，机械工业出版社，Stephen Brown & Zvonko Vranesic；
《PLC编程实用指南》第3版，机械工业出版社，宋伯生；
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