【FPGA至简设计原理与应用】第一篇第三章硬件描述语言Verilog第6节时钟

明德扬肖老师

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6.3 时钟

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本节主要介绍，时序逻辑的代码，一般有两种：同步复位时序逻辑和异步复位时序逻辑（本教学统一采用异步时钟逻辑）；D型触发器的介绍，包括：D触发器的结构、波形、代码以及如何看FPGA波形；时钟的介绍，时钟的意义，时钟频率和时钟周期的换算；时序逻辑代码和硬件的关系，即评估verilog代码好坏的最基本标准，不是看代码行数而是看硬件；阻塞赋值和非阻塞赋值，前者位顺序赋值，后者位同时赋值。
ALTERA和VIVADO文档

   时钟信号是每隔固定时间上下变化的信号。本次上升沿和上一次上升沿之间占用的时间就是时钟周期，其倒数为时钟频率。高电平占整个时钟周期的时间，被称为占空比。

FPGA中时钟的占空比一般是50%，即高电平时间和低电平时间一样。其实占空比在FPGA内部没有太大的意义，因为FPGA使用的是时钟上升沿来触发，设计师们更加关心的是时钟频率。

如果时钟的上升沿每秒出现一次，说明时钟的时钟周期为1秒，时钟频率为1Hz。如果时钟的上升沿每1毫秒出现一次，说明时钟的时钟周期为1毫秒，时钟频率为1000Hz，或写成1kHz。

现在普通FPGA器件所支持的时钟频率范围一般不超过150M，高端器件一般不超过700M（注意，该值为经验值，实际时钟的频率与其具体器件和设计电路有关），所对应的时钟周期在纳秒级范围。因此在本教材中所有案例的时钟频率一般选定范围是几十至一百M左右。

下面列出本教材常用到的时钟频率以及所对应的时钟周期，方便读者进行换算。

表1.3- 11常用时钟频率及其对应时钟周期

时钟频率	时钟周期
100KHz	10_000ns
1MHz	1_000ns
8MHz	125ns
50MHz	20ns
100MHz	10ns
125MHz	8ns
150MHz	6.667ns
200MHz	5ns

时钟是FPGA中最重要的信号，其他所有信号在时钟的上升沿统一变化，这就像军队里的令旗，所有军队在看到令旗到来的时刻执行已经设定好的命令。

时钟这块令旗影响着整体电路的稳定。首先，时钟要非常稳定地进行跳动。就如军队令旗，如果时快时慢就会让人无所适从，容易出错。而如果令旗非常稳定，每个人都知道令旗的指挥周期，就可以判断令旗到来前是否可以完成任务，如果无法完成则进行改正（修改代码），从而避免系统出错。

其次，一个高效的军队中令旗越少越好，如果不同部队对标不同的令旗，那么部队协作就容易出现问题，整个军队无法高效的完成工作，容易出现错误。同样的道理，FPGA系统的时钟必定是越少越好，最好只存在一个时钟。这也是要求读者不要把信号放在时序逻辑敏感列表的原因。