数字时钟

阿加西 · 发表于 2019-11-14 22:16:13

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老师，这是我的输出

panwenming · 发表于 2019-11-16 16:20:05

请学习MD的VERILOG基础语法部分，链接如下：http://www.fpgabbs.cn/forum.php?mod=forumdisplay&fid=72。
对于信号定义的规矩：always设计的，用REG型，其他使用WIRE型。或者按照提示，两者替换修改一下。
语法错误还经常会有begin end没匹配的情况，请注意查找。

错误一般考验的自己的细心，需要花时间，有耐心去找

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