【FPGA至简设计原理与应用】第一篇第三章硬件描述语言Verilog第5节算术运算符信号位宽

明德扬肖老师

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5.3.5经验总结

• 位宽问题
  

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1. 本节主要进行组合逻辑的介绍，包括：程序语句（assign语句、always语句），数字进制（二进制、不定态、高阻态），算数运算符（加、减、乘、除运算符），逻辑运算符（逻辑与、或、非运算符），按位逻辑运算符（单目按位与、或、非运算符，双目按位与、或、异或运算符），关系运算符，移位运算符（左移、右移运算符），条件运算符（三目运算符、if语句、case语句、选择语句等），拼接运算符；
2. ALTERA和VIVADO文档

在写代码时，需要注意信号的位宽，最终的结果取决于“=”号左边信号的位宽，保存低位，丢弃高位。例如：

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wire c;    wire[1:0] d;    wire[2:0]  e;    wire[2:0]  f;    assign c = 1’b1  + 1’b1;    assign d = 1’b1  + 1’b1;    assign e = 1’b1  + 1’b1;    assign f = 1  + 1;

信号c的位宽为1位，所以运算的结果最终保留最低1位，因此c的值为1’b0。由于d的位宽有2位，所以运算的结果可以保留低2位，因此d的值为2’b10。由于e的位宽有3位，所以运算的结果可以保留低3位，因此e的值为3’b010。“1”默认是32位，1+1的结果也是32位，但由于f的位宽只有3位，所以运算的结果可以保留低3位，因此f的值为3’b010。

减法运算也是相同的道理，以如下代码为例：

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wire c;    wire[1:0] d;    wire[2:0]  e;    wire[3:0]  f;    assign c = 0  -1 ;    assign d = 0  - 1 ;    assign e = 0  -1 ;    assign f  =  0 - 1;

“0-1”得到的二进制值是“1111111111….”，但保存结果取决于“=”号左边信号的位宽。c的位宽是1，保留最低1位，所以c的值为1’b1。由于d的位宽有2位，结果保留低2位，所以d的值为2’b11。由于e的位宽有3位，结果保留低3位，所以e的值为3’b111。f的位宽有4位，所以运算的结果可以保留低4位，所以f的值为4’b1111。

在写乘法代码时，同样需要注意信号的位宽，最终的结果取决于“*”号左边信号的位宽，保存低位，丢弃高位：

1    2    3    4    5    6    7    8    9

wire c;    wire[1:0] d;    wire[2:0]  e;    wire[3:0]  f;    wire[4:0]  h;    assign c = 2’b11  * 3’b101 ;    assign d = 2’b11  * 3’b101 ;    assign e = 2’b11  * 3’b101 ;    assign f  =  2’b11 * 3’b101;

“2’b11 * 3’b101”得到的二进制值是“4’b1111”，但保存结果取决于“*”号左边信号的位宽。c的位宽是1，保留最低1位，所以c的值为1’b1。由于d的位宽有2位，结果保留低2位，所以d的值为2’b11。由于e的位宽有3位，结果保留低3位，所以e的值为3’b111。f的位宽有4位，所以运算的结果可以保留低4位，所以f的值为4’b1111。需要注意的是h，该信号有5位，4’b1111赋给5位信号，结果是高位补0，所以其结果为5’b01111。