【每周FPGA案例】至简设计系列_LCD入门案例_显示图片

明德扬吴老师

至简设计系列_LCD显示图片

--作者：肖肖肖

本文为明德扬原创及录用文章，转载请注明出处！

1.1 总体设计1.1.1 概述

液晶显示器是一-种通过液晶和色彩过滤器过滤光源，在平面面板上产生图像的数字显示器。LCD 的构造是在两片平行的玻璃基板当中放置液晶盒，下基板玻璃上设置薄膜晶体管,.上基板玻璃上设置彩色滤光片，通过薄膜晶体管上的信号与电压改变来控制液晶分子的转动方向，从而达到控制每个像素点偏振光出射与否而达到显示目的。与传统的阴极射线管相比，LCD具有占用空间小，低功耗，低辐射，无闪烁，降低视觉疲劳等优点。现在LCD已渐替代CRT成为主流，价格也已经下降了很多，并已充分的普及。

1.1.2 设计目标

在7寸LCD显示屏上实现图片的居中显示。

1.1.3 系统结构框图

系统结构框图如下所示：

图一

1.1.4模块功能PLL模块实现功能

1.       将输入的50MHz时钟分频输出40MHz时钟。

ROM模块实现功能

2.       存储图像数据。

LCD驱动模块实现功能

1、  产生驱动LCD屏显示的时序

2、  读取ROM里存储的数据并输出显示

1.1.5顶层信号

信号名	I/O	位宽	定义
clk	I	1	系统工作时钟 50M
rst_n	I	1	系统复位信号，低电平有效
hys	O	1	LCD 行时序信号
vys	O	1	LCD 场时序信号
lcd_de	O	1	LCD 数据输入使能信号
lcd_rgb	O	24	LCD RGB信号，RGB格式为使用24位来表示一个像素，RGB分量都用8位表示，取值范围为0-255。
lcd_dclk	O	1	LCD 数据采样时钟

1.1.6参考代码

1. 
   
2. module top_mdyLcdPic(
   
3.     clk       ,
   
4.     rst_n     ,
   
5.     hys       ,
   
6.     vys       ,
   
7.     lcd_de    ,
   
8.     lcd_rgb   ,
   
9.     lcd_dclk
   
10.     );
    
11. 
    
12.     parameter   PICTURE_W = 24  ;
    
13. 
    
14.     input                   clk         ;
    
15.     input                   rst_n       ;
    
16.     output                  hys         ;
    
17.     output                  vys         ;
    
18.     output                  lcd_de      ;
    
19.     output  [PICTURE_W-1:0] lcd_rgb     ;
    
20.     output                  lcd_dclk    ;
    
21.    
    
22. 
    
23.     wire                     clk_0      ;
    
24.    
    
25.     wire                     hys        ;
    
26.     wire                     vys        ;
    
27.     wire                     lcd_de     ;
    
28.     wire   [PICTURE_W-1:0]   lcd_rgb    ;
    
29.     wire                     lcd_dclk   ;
    
30. 
    
31. 
    
32. //40MHz
    
33. pll_40m u_pll_40m(
    
34.             .areset     (~rst_n ),
    
35.         .inclk0     (clk    ),
    
36.             .c0         (clk_0  )
    
37.     );
    
38. 
    
39. 
    
40. lcd_driver  u2(
    
41.    .clk          (clk_0       ),//40MHz
    
42.    .rst_n        (rst_n       ),
    
43.                           
    
44.    .hys          (hys         ),  
    
45.    .vys          (vys         ),  
    
46.    .lcd_de       (lcd_de      ),                  
    
47.    .lcd_rgb      (lcd_rgb     ),
    
48.    .lcd_dclk     (lcd_dclk    )
    
49.     );
    
50. 
    
51. endmodule

复制代码

1.2 PLL模块设计1.2.1接口信号

下面为使用矩阵键盘时的接口信号：

信号名	I/O	位宽	定义
areset	I	1	PLL复位信号，高电平有效
inclk0	I	1	PLL输入时钟 50MHz
c0	O	1	PLL输出时钟 40MHz

1.2.2 设计思路

本模块主要用于产生LCD驱动时序所需要的时钟，关于PLL的使用详细介绍请看下方链接：

http://www.fpgabbs.cn/forum.php?mod=viewthread&tid=322&fromuid=100105

1.3 ROM模块设计1.3.1接口信号

信号名	I/O	位宽	定义
address	I	16	ROM数据存放地址
clock	I	1	ROM工作时钟40MHz
q	O	8	ROM输出数据

1.3.2设计思路

本模块主要用于存储需要显示的图像数据，关于ROM的使用详细介绍请看下方数据手册： ug_ram_rom.pdf (465.09 KB, 下载次数: 785)

2021-6-5 10:08 上传

点击文件名下载附件

1.4 LCD驱动模块设计1.4.1接口信号

信号名	I/O	位宽	定义
clk	I	1	模块工作时钟 40MHz
rst_n	I	1	系统复位信号，低电平有效
hys	O	1	LCD 行时序信号
vys	O	1	LCD 场时序信号
lcd_de	O	1	LCD 数据输入使能信号
lcd_rgb	O	24	LCD RGB信号，RGB格式为使用24位来表示一个像素，RGB分量都用8位表示，取值范围为0-255。
lcd_dclk	O	1	LCD 数据采样时钟

1.4.2设计思路

产生驱动LCD显示的行场时序信号，其计数器架构如下图所示：

行计数器h_cnt：该计数器用来计算行同步信号的帧长。加一条件为1，表示一直在计数。结束条件为数1056个，也就是一行有1056个像素。

场计数器v_cnt：该计数器用来计算场同步信号的帧长。加一条件为end_h_cnt，即行计数器的计数器的结束条件，表示每计数完一行像素就加一。结束条件为数525个，也就是一共有525行像素。

1.4.3参考代码

1. module lcd_driver(
   
2.     clk          ,//40MHz
   
3.     rst_n        ,
   
4. 
   
5.     hys          ,
   
6.     vys          ,
   
7.     lcd_de       ,  
   
8.     lcd_rgb      ,
   
9.     lcd_dclk   
   
10. );
    
11. 
    
12.    input                    clk             ;
    
13.    input                    rst_n           ;
    
14. 
    
15.    output                   hys             ;
    
16.    output                   vys             ;
    
17.    output                   lcd_de          ;
    
18.    output [23:0]            lcd_rgb         ;
    
19.    output                   lcd_dclk        ;
    
20. 
    
21.    reg                      hys             ;
    
22.    reg                      vys             ;
    
23.    reg                      lcd_de          ;
    
24.    reg    [23:0]            lcd_rgb         ;
    
25.    wire                     lcd_dclk        ;
    
26. 
    
27.    //1056
    
28.    parameter         THPW      = 20         ;   
    
29.    parameter         THB       = 46         ;   
    
30.    parameter         THD       = 800        ;   
    
31.    parameter         THFP      = 210        ;   
    
32.    
    
33.    //525
    
34.    parameter         TVPW      = 10         ;   
    
35.    parameter         TVB       = 23         ;   
    
36.    parameter         TVD       = 480        ;   
    
37.    parameter         TVFP      = 22         ;   
    
38. 
    
39.    parameter       HDE_CENTRE  = THD/2      ;//400
    
40.    parameter       VDE_CENTRE  = TVD/2      ;//240
    
41. 
    
42.    reg   [ 10:0]            h_cnt           ;
    
43.    wire                     add_h_cnt       ;
    
44.    wire                     end_h_cnt       ;
    
45.    reg   [ 9:0]             v_cnt           ;
    
46.    wire                     add_v_cnt       ;
    
47.    wire                     end_v_cnt       ;
    
48. 
    
49. 
    
50.    wire                     active_area     ;
    
51.    reg                      rom_area        ;
    
52.    reg      [15:0]          rom_addr        ;
    
53.    wire     [7:0]           rom_data        ;
    
54. 
    
55. 
    
56. always @(posedge clk or negedge rst_n) begin
    
57.     if (rst_n==0) begin
    
58.         h_cnt <= 0;
    
59.     end
    
60.     else if(add_h_cnt) begin
    
61.         if(end_h_cnt)
    
62.             h_cnt <= 0;
    
63.         else
    
64.             h_cnt <= h_cnt+1 ;
    
65.    end
    
66. end
    
67. assign add_h_cnt = 1;
    
68. assign end_h_cnt = add_h_cnt  && h_cnt == (THB + THD + THFP)-1 ;
    
69. 
    
70. 
    
71. 
    
72. always @(posedge clk or negedge rst_n) begin
    
73.     if (rst_n==0) begin
    
74.         v_cnt <= 0;
    
75.     end
    
76.     else if(add_v_cnt) begin
    
77.         if(end_v_cnt)
    
78.             v_cnt <= 0;
    
79.         else
    
80.             v_cnt <= v_cnt+1 ;
    
81.    end
    
82. end
    
83. assign add_v_cnt = end_h_cnt;
    
84. assign end_v_cnt = add_v_cnt  && v_cnt == (TVB + TVD + TVFP)-1 ;
    
85. 
    
86. /*******************************************************/
    
87.     //dclk
    
88.     assign lcd_dclk = clk;
    
89. 
    
90.     //hsync
    
91.     always  @(posedge clk or negedge rst_n)begin
    
92.         if(rst_n==1'b0)begin
    
93.             hys <= 0;
    
94.         end
    
95.         else if(add_h_cnt && h_cnt==THPW-1)begin
    
96.             hys <= 1;
    
97.         end
    
98.         else if(end_h_cnt)begin
    
99.             hys <= 0;
    
100.         end
     
101.     end
     
102. 
     
103. 
     
104.     //vsync
     
105.     always  @(posedge clk or negedge rst_n)begin
     
106.         if(rst_n==1'b0)begin
     
107.             vys <= 0;
     
108.         end
     
109.         else if(add_v_cnt && v_cnt==TVPW-1)begin
     
110.             vys <= 1;
     
111.         end
     
112.         else if(end_v_cnt)begin
     
113.             vys <= 0;
     
114.         end
     
115.     end
     
116.    
     
117. 
     
118.     //lcd_de
     
119.     always  @(posedge clk or negedge rst_n)begin
     
120.         if(rst_n==1'b0)begin
     
121.             lcd_de <= 0;
     
122.         end
     
123.         else if(active_area)begin
     
124.             lcd_de <= 1;
     
125.         end
     
126.         else begin
     
127.             lcd_de <= 0;
     
128.         end
     
129.     end
     
130.    
     
131. 
     
132. /********************************************************************/   
     
133. 
     
134. 
     
135. 
     
136. assign active_area = h_cnt>=(THB-1) && h_cnt<(THB+THD-1) && v_cnt>=(TVB-1) && v_cnt<(TVB+TVD-1);
     
137. 
     
138. 
     
139. always  @(*)begin
     
140.     rom_area = h_cnt >=((HDE_CENTRE-60) + (THB-1)) && h_cnt < ((HDE_CENTRE+60) + (THB-1)) && v_cnt >= ((VDE_CENTRE-27)+(TVB-1)) && v_cnt < ((VDE_CENTRE+28) +(TVB-1));
     
141. end
     
142. 
     
143. 
     
144. always  @(posedge clk or negedge rst_n)begin
     
145.     if(rst_n==1'b0)begin
     
146.         lcd_rgb <= 0;
     
147.     end
     
148.     else if(active_area)begin
     
149.         if(rom_area)
     
150.             lcd_rgb <= {rom_data[7:5],5'b11111,rom_data[4:2],5'b11111,rom_data[1:0],6'b111111};
     
151.         else
     
152.             lcd_rgb <= {24{1'b1}};
     
153.     end
     
154.     else begin
     
155.         lcd_rgb <=0;
     
156.     end
     
157. end
     
158. 
     
159. 
     
160. always  @(*)begin
     
161.     if(active_area && rom_area)begin
     
162.             rom_addr = (h_cnt-((HDE_CENTRE-60)+(THB-1))) + 120*(v_cnt-((VDE_CENTRE-27)+(TVB-1)));
     
163.     end
     
164. end
     
165. 
     
166. 
     
167. 
     
168. 
     
169. FPGA_rom u_fpga_rom(
     
170.                    .address (rom_addr),
     
171.                    .clock   (clk     ),
     
172.                    .q       (rom_data));
     
173. 
     
174. 
     
175.     endmodule

复制代码

1.5 效果和总结

以下为工程上板后的现象效果图：

mp801开发板

ms980试验箱

感兴趣的朋友也可以访问明德扬论坛（http://www.fpgabbs.cn/）进行FPGA相关工程设计学习，也可以看一下我们往期的文章：

《至简设计系列_LCD入门案例_边框显示》

《至简设计系列_BCD译码实现》

《至简设计系列_简易计算器》

《至简设计系列_基于FPGA的超声波测距系统设计》

《至简设计系列_串口回环工程》

《至简设计系列_矩阵按键检测》

《至简设计系列_闹钟》

《至简设计系列_7段数码管显示》

《阻塞赋值与非阻塞赋值》

《参数例化时自动计算位宽的解决办法》

1.6 公司简介

明德扬是一家专注于FPGA领域的专业性公司，公司主要业务包括开发板、教育培训、项目承接、人才服务等多个方向。点拨开发板——学习FPGA的入门之选。
MP801开发板——千兆网、ADDA、大容量SDRAM等，学习和项目需求一步到位。网络培训班——不管时间和空间，明德扬随时在你身边，助你快速学习FPGA。周末培训班——明天的你会感激现在的努力进取，升职加薪明德扬来助你。就业培训班——七大企业级项目实训，获得丰富的项目经验，高薪就业。专题课程——高手修炼课：提升设计能力；实用调试技巧课：提升定位和解决问题能力；FIFO架构设计课：助你快速成为架构设计师；时序约束、数字信号处理、PCIE、综合项目实践课等你来选。项目承接——承接企业FPGA研发项目。人才服务——提供人才推荐、人才代培、人才派遣等服务。

【设计教程下载】
至简设计系列_LCD显示图片.pdf (1.12 MB, 下载次数: 954)

2020-10-8 14:25 上传

点击文件名下载附件

【设计视频教程】

https://www.bilibili.com/video/BV1Af4y117H4?p=46

【工程源码】

mdyLcdPic.zip (133.79 KB, 下载次数: 897)

2020-10-8 14:25 上传

点击文件名下载附件