在弹出的窗口中,先选择 Simulation。
在 Tool name 中,选择 Modelsim。(如果您的工具不同,就根据实质情况来选)
在 Format for output netlist 中,选择 verilog HDL。
在 Time Scale 中,选择时间单位,我这里选择的是 100ps。
其他默认即可。
点击 Test Benches 按键,开始进行测试文件设置。
在弹出的窗口中,点击 New,开始新增一个测试文件。
在 Test bench name 中,填写测试文件名。本次演示工程中,测试文件名是test_mdyUdpIp。
在 Top level module in test bench 中,填写测试文件中的模块名,即 module name。一般
规范的是模块名与测试文件名一致,所以填 test_mdyUdpIp。
注意以上两个选项概念是不同的。有些人的模块名与文件名不一致,这个要注意下。
在上图 3 处,点击后选择测试文件,然后在 Add 中点击,即可添加测试文件。
当设置完成后,一路按 OK\APPLY 选项,关闭设置窗口。