企业定制培训手册

明德扬周老师

企业定制培训手册

一、公司简介

    明德扬集团是一个服务FPGA产业生态的创新平台，专注于培养集成电路IC/FPGA人才、企业培训、承接FPGA项目，并为广大企业对接FPGA人力资源，旗下拥有深圳明德扬科技教育和广州健飞通信2家子公司，总部位于广州番禺天安科技园，在广州南沙及深圳设有分支机构。

    集团旗下“明德扬科技教育”品牌拥有业内领先独创的培训方法——“至简设计法”，创新性提出标准化管理设计流程，大幅度降低FPGA学习和开发难度，深受学员肯定。集团通过线上线下为客户提供从入门、就业到企业的FPGA培训，已为业界培养了大批优秀的实用型FPGA设计工程师。

    集团旗下“健飞通信”品牌专注于FPGA项目的开发与设计，强大的的技术实力及优质的服务，已深得客户认可。先后完成跳频OFDM系统、超高速网络芯片、工业以太网相机、高空激光测速、超声波焊接、高清4K视频传输和显示、基于FPGA的JPEG、JESD204B接口开发、MIPI等项目及产品的研发工作，申请获得多项发明专利。

明德扬秉承“大道至简，专注而行远”理念，深耕FPGA领域，为业界培养专业人才，解决产业技术需求，推动行业创新发展，让天下FPGA人收获至简与实用！

二、讲师介绍

  

          潘文明导师

    明德扬科技教育有限公司创始人

    广州健飞通信有限公司CTO

    广州敏道信息科技FPGA理论研究所所长

    暨南大学校外硕士研究所导师

    东莞瑞航信息科技高级技术顾问

    先后在中国电子科技集团第七研究所、华为海思半导体和广州中国科学院先进技术研究所等机构负责项目的研发。主持并完成的项目包括调频OFDM系统、超高速网络芯片、工业以太网相机、高空激光测速、超声波焊接、高清4K视频传输和显示、基于FPGA的JPEG、JESD204B接口开发、MIPI等项目及产品的研发工作，申请获得多项发明专利。

三、入职培训课程大纲

主题	学习目标	学习内容
主题1：    FPGA现代数字系统设计及开发流程	掌握FPGA基本设计流程；掌握FPGA的开发工具；掌握FPGA的调试工具。	FPGA开发流程   VIVADO综合编译、配置管脚等方法   VIVADO在线调试工具的使用方法    实验：PWM脉冲开发的完整流程
主题2：Verilog可综合设计	掌握Verilog HDL语言中可综合语法   掌握利用Verilog HDL完成常用的组合逻辑和时序逻辑	Verilog HDL语言的开发基础，包括其开发优势以及可综合的概念   Verilog HDL语言的基本结构、例化以及参数化原件的实现   Verilog HDL基本语言要素，包括各类数据类型的使用   行为描述语句，包括组合逻辑和时序逻辑的书写方法   难点释疑，包括阻塞赋值和非阻塞赋值、双向端口、锁存器、同步/异步电路、IF和CASE语句的区别等应用难点    实验：实现算法(a+b）*（c+d）
主题3：    FPGA至简设计	至简设计概述   至简设计的技巧和规则   掌握到简设计的方法   养成良好的代码书写风格	至简设计法的计数器规则   至简设计法的状态机规则   至简设计法的架构划分规则   至简设计法的设计案例    实验：计数器设计   实验：SPI接口设计   实验：算法实现:累加和
主题4：    XILXIN的常用IP核	掌握XILINX 一般IP核的使用方法（FIFO）；   掌握XILINX FFT IP核的使用方法；   掌握XILINX LVDS IP核的使用方法。	XILINX 的IP核生成流程FFT IP核的介绍和使用方法LVDS IP核的介绍和使用方法    总结 IP核的一般使用方法    实验：使用FFT IP核实现频谱计算   实验：在上一工程基础上，对频谱数据进行开方根和求和等运算   实验：在上一工程基础上，添加LVDS接口（激光测距工程）
主题5：Verilog仿真技巧	理解Verilog HDL语言的仿真原理，掌握Verilog HDL语言中的仿真语法以及系统任务，能够编写常用的测试代码，并利用ModeISsim完成代码测试的技巧	仿真和验证概述   Verilog HDL语义解释以及仿真原理简介   常用的行为仿真描述语句。   各种仿真激励的产生，包括时钟、复位信号以及常见测试数据的产生。   Model Sim 软件的使用。    实验：仿真激光测距工程，并用文件方法检测数据
主题6：    时序约束入门与分析	掌握VIVADO的时序约束工具   掌握FPGA时序的概念   掌握建立时间和保持时间概念   掌握时钟频率的决定性因素   掌握时钟的约束方法	VIVADO时序约束的方法   FPGA时序概念、建立时间和保持时间概念、时钟频率    实验：激光测距工程进行时序约束，得到时序约束报告，并对时序约束报告进行分析。
主题7：    FPGA高性能设计方法	速度与资源互换原则   流水线设计   高效的代码技术	影响FPGA速度的因素；   延时和带宽的异同；   FPGA资源的估算方法；   速度和资源的关系；   速度换资源的场合和一般方法；   资源换速度的场合和一般方法。    实验：在500M的采样率下，激光测距工程会遇到什么问题？以及如何解决？（资源换速度）
主题8：    深入理解FPGA的系统	1）深入理解FPGA的基本结构与资源    2）FPGA基本算法机构（以加法、乘法和FIR滤波为例）    3）基本时序概念（路径周期和接口、全局时序和时序例外）    4）面向时序性能的FPGA代码设计与综合（Spartan-3/6、Virtex-4/5/6/7、UltraScaie)    5）深入理解FPGA设计流程（Vivado2018.2）
主题9：    高级仿真技巧	掌握自动对比仿真的技巧   掌握MODELSIM中DO文件的使用   掌握大模块设计中的一些仿真管理技巧	系统函数的使用，以文件读取任务为主，从而快速完成大规模程序的验证。   自动对比仿真的技巧；   DO文件介绍和使用；   大规模设计中应用的仿真管理技巧。    实验：仿真激光测距工程，产生3个测试用例；使用DO文件的方式自动仿真。   实验：演示代码迭代的仿真实验。
主题10：VIVADO下的“层次化、模块化”设计方法学	1）层次化、模块化设计方法   2）模块划分和架构设计   3）设计保存技术   4）团队合作设计	实验：激光测距工程的架构设计思路
主题11：    FPGA时序约束与分析	1）时序的概念和原理   2）时钟约束的步骤   3）时钟时序约束   4）输入延时input delay时序约束方法   5）输出延时output delay约束方法   6）时序例外的约束方法	基于激光测距工程进行时序约束，包括   实验：时钟约束的练习   实验：输入延时约束练习   实验：输出延时约束练习   实验：时序例外约束练习

注：课程内容、侧重点均可根据企业实际需求定制。

四、时序约束专题课程

参考课程大纲：（见下表）

时间	主题	内  容
第一天    9：00-10：30	FPGA时序原理	FPGA时序介绍    FPGA建立时间和保持时间概念    FPGA寄存器延时、组合逻辑延时等概念    做时序约束意义和重要性，一般哪些场景需要约束    分析时钟频率的影响因素    关键路径及解决方法    案例学习：流水线设计案例讲解
第一天    10：40-12：10	使用QUARTUS或VIVADO进行时序分析	演示Quartus或VIVADO完成时序约束的过程    演示Quartus或VIVADO中查看时序结果    案例实践：千兆网接口案例
第一天    14：30-16：00	时钟约束和输入延时	Quartus或VIVADO对时钟进行约束的方法    输入时钟（包括管脚直接输入、差分时钟和GT恢复时钟）、PLL等衍生时钟和用户分频时钟的约束方法    虚拟时钟概念、作用和使用场合    输入延时(input delay)的概念和约束方法。    系统同步、源同步中SDR、源同步中的DDR中心对齐、源同步中的DDR边沿对齐、有数据无时钟等几个场合，input delay的约束方法。    重点讨论学习各个场合下，参数获取的方法。    案例实践：SDRAM案例，分析该SDRAM项目的input delay参数计算方法和约束方法。
第一天    16：10-17：40	输出延时和时序案例	重点讲解output delay的概念    讲解系统同步、源同步中SDR、源同步中的DDR中心对齐、源同步中的DDR边沿对齐、有数据无时钟等几个场合，outputdelay的约束方法。重点讨论学习各个场合下，参数获取的方法    讲解使用随路时钟解决输出延时的问题。    双向IO口的约束方法    异步时钟的约束方法。    讲解亚稳态的原则；不同场合下的亚稳态解决方法：单比特信号、多比特数据流、异步接口    案例实践：通过案例代码，讨论亚稳态的原因、预防方法。
第二天    09：00-12:00	时序报表解读	讲解Quartus时序分析原理，内容有：Capture Edge vs Launch Edge、Four types of timing path、timing path sections、data arrive time、clock arrive time、data required time – set up、data required time – hold、setup slack、hold slack、slack公式。    讲解整个时序报表，内容包括：如何区分建立时间分析和保持时钟分析、讲解报表中路径对应关系、讲解路径延时的计算方法。    案例练习：通过一个工程，利用QUARTUS或VIVADO进行约束并导出报表。
第二天    14:30-17:40	案例实践	综合案例：提供完整工程，实践时序的约束的全过程。

注：课程内容、侧重点均可根据企业实际需求定制。

五、JESD204B专题课程

参考课程大纲：（见下表）

时间	主题	内  容
第一天    9：00-10：30	JESD204B理论和架构	JESD204B的概念    为什么我们需要JESD204B    讲解高速AD DA和FPGA的架构
第一天    10：40-12：10	JESD204B协议	讲解各器件的作用    讲解各器件的工作流程    JESD204B物理层介绍    JESD204B传输层介绍等
第一天    14：30-16：00	JESD204B参数	介绍JESD204B各参数的概念，如M，L，S，F，N，N’等，以及它们的应用方法    介绍传输层的数据映射方式    介绍数据传输方式等
第一天    16：10-17：10	JESD204B时钟	介绍JESD204B时钟网络    以AD9516为例子，介绍JESD204B所使用的时钟芯片    JESD204B各时钟如device clock，multi frame clock, sysref  clock, frame clock，bit clock，sample  clock等之间的关系。
第二天    09：00-12:00	实操：AD9144介绍	以AD9144芯片为例进行项目实操。    本环节讲解AD9144的数据手册，介绍AD9144的功能、性能、初始化方法等。    以实现AD9144 500M转换率为例，探讨整个架构的参数；    以实现AD9144 500M转换率为例，探讨各个时钟频率。
第二天    14:30-17:00	实操：板级调试	实操：获取AD9144的寄存器配置参数；    实操：获取时钟芯片的寄存器配置参数；    实操：生成FPGA的JESD204B IP核；    实操：配置AD9144和时钟芯片    实操：板级调试

注：课程内容、侧重点等均可根据企业实际需求定制。

六、明德扬优势

    选择明德扬进行企业培训，有如下优势

    a) 明德扬具备丰富的企业培训经验；

    b) 明德扬快速帮助公司建立企业规范；

    c) 明德扬可快速提高研发团队实力；

    d) 明德扬在新员工入职培训上有丰富的经验；

    e) 明德扬设计技巧方面有独特的优势；

    f)  明德扬FPGA课程内容丰富，包括时序约束、数字信息处理、高速接口方面有丰富的培训经验。

    g）明德扬与众多国内优秀高科技企业保持着非常良好的合作关系，具备丰富的企业内训实际经验，明德扬向包括海格通信、广州敏道信息科技、上海天马微电子、东莞市瑞航信息科技等高科技企业提供了完善周到的内训服务，深得广大客户信赖。其中大部分企业更是与明德扬建立了长期战略合作伙伴关系。

七、联系我们

    公司官网：www.mdy-edu.com

    联系地址：广州市番禺区节能科技园14栋512室

    联系电话：020-39002701