【基于FPGA的图像处理工程】边缘检测工程之按键捕捉模块代码解析

明德扬小冉

【基于FPGA的图像处理工程】

                                                             —边缘检测工程：按键捕捉模块代码解析

作者：陈刀刀

        本文为明德扬原创文章，转载请注明出处！

按键捕捉模块的功能：可以达到按一次按键就可以得到一次识别的效果，并且需要对按键进行消抖处理，消除按下按键时不稳定、随机的抖动电压信号。

一、设计架构

有些同学看到按键消抖处理，就理所应当以为是将按键按下这一活动的抖动部分进行消除，但其实按键的消抖只是一种比较正式的说法，其本质上是在抖动的波形中，捕捉到比较稳定的电压。

我们通过实际情况来学习下。一般按键都是低电平有效，通常情况下按键信号为高电平，当主动按下按键时会变成低电平，这是按键的基本电平情况。前面我们有说到，在按下的瞬间，稳定状态的信号前后都会产生抖动，这时即使按键信号等于0也无法表示按键被按下。

如下图所示，按键持续为高电平，当按下按键的时候会变为低电平，但是在此前后都会产生一段高高低低的抖动信号。按键捕捉的方法就是持续的检测信号的进度，比如到第一个低电平产生时，开始计时，假设第一个出现的低电平持续时间为6ms，不满足按键按下标准；第二个低电平信号出现持续时间为8ms，不满足按键按下标准；到第四个低电平信号，持续了10ms以上，满足按下按键标准，即可判断这里有一次的按下按键操作；接着第五个低电平信号，持续时间为6ms，不满足按下按键标准。这种方法，就可以帮助我们很好的确判断有效按键信号。

按键捕捉模块使用一个计数器的架构，对按键信号长度进行计数。该计数器架构为：

计数器cnt0：时钟时钟计数器。用于计数按键信号持续超过10ms的时间，10ms即是500000个时钟，所以该计数器的计数周期为500000。

二、信号的意义

信号	类型	意义
clk	输入信号	时钟信号。
rst_n	输入信号	复位信号，低电平有效。
key_in	输入信号	按键输入信号。，没按下时为持续为高电平状态即1，按下时为低电平。变0表示按下按键。
key_vld	输出信号	按键输出有效指示信号。代表捕捉到按下一个按键。输出信号，持续为高电平状态即0，变1表示按下按键。当计数器计数结束时，输出按键信号。
Key_in_ff0	内部信号	设计逻辑：当时钟计数器数到10ms时，表示捕捉到一次按下，输出1个时钟的高电平。
Key_in_ff1	内部信号	输入进来的key_vld信号寄存一拍后的信号。
cnt	内部信号	该信号的目的是做时序同步，预防亚稳态。
add_cnt	内部信号	对key_in_ff0寄存一拍后的信号。
end_cnt	内部信号	目的是为了做时序同步，预防消除亚稳态。
flag_add	内部信号	时钟计数器。该计数器用来计算按键按下时的持续时间。按键信号持续时间计数器，该计数器计数按键信号持续超过10ms的时间，该计数器的计数周期为500000。

三、参考代码

下面展出本模块的设计，欢迎进一步交流，如果需要源代码，欢迎与本人联系。

1. module key_module(
   
2.     clk    ,
   
3.     rst_n  ,
   
4.     key_in ,
   
5.     key_vld
   
6. );
   
7. parameter                          DATA_W           = 20          ;
   
8. parameter                          KEY_W           = 4           ;
   
9. parameter                       TIME_20MS = 500_000   ;
   
10. 
    
11. input                            clk                     ;
    
12. input                           rst_n                   ;
    
13. input      [KEY_W-1 :0]                key_in                  ;
    
14. output     [KEY_W-1 :0]     key_vld                 ;
    
15. reg        [KEY_W-1 :0]     key_vld                 ;
    
16. reg        [DATA_W-1:0]     cnt                     ;
    
17. wire                               add_cnt                 ;
    
18. wire                               end_cnt                 ;
    
19. reg                                        flag_add                    ;
    
20. reg     [KEY_W-1 :0]        key_in_ff1              ;
    
21. reg     [KEY_W-1 :0]        key_in_ff0              ;
    
22. 
    
23. always  @(posedge clk or negedge rst_n)begin
    
24.     if(rst_n==1'b0)begin
    
25.         cnt <= 20'b0;
    
26.     end
    
27.     else if(add_cnt)begin
    
28.         if(end_cnt)
    
29.             cnt <= 20'b0;
    
30.         else
    
31.             cnt <= cnt + 1'b1;
    
32.     end
    
33.     else begin
    
34.         cnt <= 0;
    
35.     end
    
36. end
    
37. 
    
38. assign add_cnt = flag_add==1'b0 && (key_in_ff1 != {KEY_W{1'b1}});
    
39. assign end_cnt = add_cnt && cnt == TIME_20MS - 1;
    
40. 
    
41. always  @(posedge clk or negedge rst_n)begin
    
42.     if(rst_n==1'b0)begin
    
43.         flag _add<= 1'b0;
    
44.     end
    
45.     else if(end_cnt)begin
    
46.         flag_add <= 1'b1;
    
47.     end
    
48.     else if(key_in_ff1 == {KEY_W{1'b1}})begin
    
49.         flag_add <= 1'b0;
    
50.     end
    
51. end
    
52. 
    
53. always  @(posedge clk or negedge rst_n)begin
    
54.     if(rst_n==1'b0)begin
    
55.         key_in_ff0 <= 0;
    
56.         key_in_ff1 <= 0;
    
57.     end
    
58.     else begin
    
59.         key_in_ff0 <= key_in    ;
    
60.         key_in_ff1 <= key_in_ff0;
    
61.     end
    
62. end
    
63. 
    
64. always  @(posedge clk or negedge rst_n)begin
    
65.     if(rst_n==1'b0)begin
    
66.         key_vld <= 0;
    
67.     end
    
68.     else if(end_cnt)begin
    
69.         key_vld <= ~key_in_ff1;
    
70.     end
    
71.     else begin
    
72.         key_vld <= 0;
    
73.     end
    
74. end
    
75. endmodule
    

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