时序逻辑影响计数器精度

陈老师 · 发表于 2019-12-10 09:49:34

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由于FPGA是时序逻辑，只在时序上升沿时才统计一次，这意味着统计的精度只能是以“时钟周期”为单位，即：存在小于一个时钟周期信号无法采样的情况。因为明德扬计数器是在时钟上升沿时判断计数器是否加一，所以计数器的计数精度也是以“时钟周期”为单位。在这里明德扬用一个案例更生动的解析这一知识点，有需要可跳转该论坛连接：（http://www.fpgabbs.cn/forum.php? ... &extra=page%3D1）

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